TPU v10 設計複雜度提升

Google TPU 從 v6 開始逐步對外合作設計服務，v8/v9 由博通獨佔主要整合。隨 TPU 進入 v10 世代，設計複雜度大幅提升，包括 400G/448G SerDes、SoC 整合 HBM4、先進封裝等，單一設計服務商難以獨立完成。DIGITIMES 報導指出，TPU v10 已從「單一整合商」轉向「多供應商分工」模式。這個發展也將加速 AI 基礎設施的電耗與散熱設計壓力，資料中心等級的液冷與高密度電源管理將同步受惠，並帶動周邊零組件的規格升級。

聯發科的主整合商角色

美系外資摩根士丹利最新報告認為，聯發科仍是 TPU v10 主要整合商，目前並未看到既有核心設計被取代。聯發科在 v9 已開始切入部分區塊（blocks），v10 將擴大為主要整合者，並協調博通、Marvell、AMD 等供應商的設計服務區塊。從市場面來看，AI 加速晶片從雲端走向終端的滲透速度將進一步加快，邊緣 AI 裝置與穿戴式應用將成為下一波成長動力。

聯發科 2026 AI ASIC 營收目標翻倍

聯發科 2026 Q1 法說將 AI ASIC 營收展望從 10 億美元上修至 20 億美元，主要來自 Google TPU 合作貢獻。執行長蔡力行預估 2026 Q4 進入量產，全年貢獻 ASIC 營收約 18-20 億美元，並把 ASIC 占總營收比重從 5% 提升至 15-20%。對軟硬整合廠商而言，新一代加速器對軟體堆疊、能源效率與推論框架的相容性要求將同步提升，這也將成為市場區隔化的重要戰場。

供應鏈分工版圖

目前 TPU v10 供應鏈分工大致如下：博通負責 I/O、SerDes 與部分 SerDes IP；聯發科負責整體 SoC 整合、AI Tensor Core 設計、HBM4 控制邏輯；Marvell 負責 PCIe/CXL 介面、DPU 相關設計；AMD 則傳出可能參與部分運算區塊。這套分工讓 Google 在單一供應商綁定風險下降。對晶圓代工與封測夥伴而言，新規格意味著更多製程節點的早期驗證需求，相關資本支出與產線調配彈性將成為關鍵觀察指標。

Marvell 與 AMD 入局

Marvell 近期與 Google 簽訂 122 億美元長期供應協議，並擴大 AI ASIC 客戶布局。AMD 也傳出可能參與 Google 第 10 代 TPU 專案，使 Google 後續 ASIC 供應鏈配置成為市場焦點。DIGITIMES 報導指出，Google 自研 AI 晶片供應鏈近期再度受到市場高度關注。從產業鏈角度，這代表算力供給端與應用端將進入新一輪耦合期，模型訓練與推論廠商對硬體規格的要求將同步升級，整體解決方案的整合深度將成決勝點。

TPU v10 技術規格

業界推測 TPU v10 將升級至 400G/448G SerDes、HBM4 容量 32-48GB、製程可能採用台積電 3nm 或 2nm。預估 2027 年進入量產，初期用於 Google Cloud 內部 AI 推論與訓練工作負載，並逐步開放給企業客戶使用。對軟硬整合廠商而言，新一代加速器對軟體堆疊、能源效率與推論框架的相容性要求將同步提升，這也將成為市場區隔化的重要戰場。

聯發科股價與 AI 估值

聯發科切入 Google TPU 供應鏈後，市場對這家原本以手機晶片為主的 IC 設計公司開始套上完全不同的 AI 估值邏輯。騰旭投資投資長「艦長」程正樺認為，聯發科未來三年股價天花板取決於它在 Google TPU 版圖中扮演的角色，以及背後龐大的先進封裝產能支援。從產業鏈角度，這代表算力供給端與應用端將進入新一輪耦合期，模型訓練與推論廠商對硬體規格的要求將同步升級，整體解決方案的整合深度將成決勝點。從市場面來看，AI 加速晶片從雲端走向終端的滲透速度將進一步加快，邊緣 AI 裝置與穿戴式應用將成為下一波成長動力。

台廠供應鏈位置

台積電在 TPU v10 製程端仍是主要代工伙伴；聯發科本身是 IC 設計服務整合者；欣興、南亞電路在 ABF 載板端供應；日月光、Amkor 在先進封裝端承接；旺矽、�崴在測試端有機會。整體而言，聯發科打入 Google TPU 供應鏈對台廠半導體聚落是結構性利多。從產業鏈角度，這代表算力供給端與應用端將進入新一輪耦合期，模型訓練與推論廠商對硬體規格的要求將同步升級，整體解決方案的整合深度將成決勝點。