DIGITIMES 9 月 17 日報導，三星（Samsung Electronics）、SK 海力士（SK Hynix）、美光（Micron Technology）三大 DRAM 巨頭於 8 月 5-7 日在美國加州聖塔克拉拉（Santa Clara）舉行的 FMS（Future of Memory and Storage）2026 大會上，共同聚焦「3D 堆疊 DRAM」（3D-Stacked DRAM）新架構。面對 AI 推論應用對記憶體頻寬（bandwidth）與能耗效率（energy efficiency）的極致需求，傳統的平面（planar）DRAM 架構已無法突破「記憶體牆」（memory wall）與能耗瓶頸（power wall），3D 堆疊被視為下一個十年的關鍵解決方案。

Samsung Semiconductor 官方新聞稿「Samsung Unveils Next-Gen 3D-Memory Vision at FMS 2026」指出，三星於 FMS 大會上公布「3D DRAM Roadmap」：(1) 短期（2026-2027）：在現有 1c nm DRAM 製程基礎上，透過 TSV 矽穿孔技術將 8 層 DRAM die 垂直堆疊，使單顆記憶體容量從 32Gb 提升至 256Gb，並透過晶圓級封裝（wafer-level packaging）整合於 AI 加速器封裝內，頻寬提升 3 倍、功耗降低 40%；(2) 中期（2027-2028）：推出「3D V-NAND-like DRAM」架構，透過電路蝕刻（circuit etching）將 DRAM cell array 折疊成 8-16 層堆疊結構，並採用 hybrid bonding（混合鍵合）技術整合邏輯晶片與記憶體晶片，預計 2028 年量產；(3) 長期（2028-2030）：探索「3D DRAM with logic chip」，將 CPU/GPU/NPU 與 DRAM 整合於單一 3D 堆疊封裝，突破現有 chiplet 架構的限制。

SK 海力士新聞稿「SK hynix Starts Developing 3D Stacked DRAM and HBM5」指出，SK 海力士於 FMS 大會公布 HBM5 與 3D DRAM 雙軌並進的策略。HBM5 將於 2027 年量產，採用 1b nm DRAM 製程 + 12-Hi TSV 堆疊 + 1024-bit I/O，單顆容量達 48GB、頻寬達 1.5TB/s，較 HBM4 提升 50%。同時，SK 海力士將於 2028 年推出「3D Stacked DRAM」新產品線，採用 16-Hi 垂直堆疊 + hybrid bonding + logic-die-mixing 架構，預計單顆容量達 64GB、頻寬達 2TB/s，能耗效率（pJ/bit）較 HBM4 降低 35%。

TrendForce 報導「[News] SK hynix Reportedly Hires for 3D-Stacked DRAM-」指出，SK 海力士已於 2026 年 H1 大規模招募 3D DRAM 製程工程師，並在新竹（M16 廠）、韓國利川（M14 廠）建立 3D DRAM 試產線。TrendForce 預估，3D DRAM 將於 2028 年開始進入小量試產，2029-2030 年進入規模量產，主要應用為 AI 推論伺服器、邊緣 AI 裝置、自駕車等對高頻寬、低功耗記憶體有極致需求的場景。TrendForce 預估，2030 年全球 3D DRAM 市場規模將達 420 億美元，佔整體 DRAM 市場比重約 18%。

AllPCB 報導「3D DRAM Roadmap and Production Timeline」分析指出，3D DRAM 技術面臨三大製程挑戰：(1) TSV 製程良率：每層 DRAM die 需蝕刻數千個 TSV 孔（直徑 5-10μm、深度 50-100μm），TSV 製程良率需達 99.95% 以上才能確保堆疊良率；(2) Hybrid bonding 對位精度：hybrid bonding 需要 sub-micron 級（< 1μm）的對位精度，較傳統 flip-chip bonding（20-50μm）高 20-50 倍；(3) 散熱（thermal management）：高密度堆疊使每層 die 的熱密度提升，單顆記憶體功耗可達 5-10W，需搭配液冷或微通道冷卻（microchannel cooling）技術。三星與 SK 海力士均已建立 3D DRAM 試產線，預計 2027 年可將 hybrid bonding 對位精度提升至 0.5μm。

BIS Infotech 報導「How HBM4 and 3D DRAM are Powering the 2026 AI Revolution」指出，3D DRAM 與 HBM4 的差異在於：HBM4 採用「邏輯晶片（base die）+ 記憶體晶片（memory die）」的 2.5D 堆疊架構（透過 interposer 或 EMIB 整合），屬於「異質整合」（heterogeneous integration）；3D DRAM 則採用「邏輯晶片 + 多層記憶體晶片」的 3D 垂直堆疊架構（透過 TSV 或 hybrid bonding 整合），屬於「單晶整合」（monolithic integration）。3D DRAM 在頻寬與功耗效率上優於 HBM4，但製程難度與成本也更高，預計初期主要應用於高階 AI 加速器（如 NVIDIA Rubin Ultra、AMD MI500 系列）。

Memory Market 報導「SK hynix Starts Developing 3D Stacked DRAM and HBM5」分析，美光（Micron）於 FMS 2026 大會公布「3D DRAM with Compute-near-Memory」技術，採用 DRAM 內建運算（processing-in-memory, PIM）架構，將簡單的矩陣運算（如矩陣乘法、卷積）整合於 DRAM 晶片內，減少資料在 CPU/GPU 與 DRAM 間的搬運（data movement），提升 AI 推論效率 5-10 倍。美光預計 2027 年推出首款 PIM-DRAM 樣品，2028 年量產，主要應用於推薦系統（recommendation system）、自然語言處理（NLP）、電腦視覺（CV）等 AI 推論場景。

SemiWiki 報導「[Chip Talk] DRAM Faces Unprecedented Demand... '3D'」指出，3D DRAM 不只是記憶體技術的演進，更是 AI 推論時代運算架構的革命。傳統馮紐曼（von Neumann）架構下，CPU/GPU 與 DRAM 之間的頻寬瓶頸（memory wall）使 AI 推論效率受限，3D DRAM 透過將運算與記憶體整合於單一 3D 堆疊封裝，可突破頻寬瓶頸並降低資料搬運的能耗。SemiWiki 預估，3D DRAM 將於 2030 年成為 AI 推論晶片的主流記憶體架構，與 HBM、GDDR、LPDDR 並列為四大 AI 記憶體技術。

DIGITIMES 分析師指出，3D DRAM 對台灣供應鏈的影響包含：(1) TSV 製程設備由美商 Applied Materials、Lam Research、ASML 供應，但台積電（TSMC）的 InFO、CoWoS 封裝技術可應用於 3D DRAM 整合；(2) 3D DRAM 散熱方案由奇鋐（AVC）、雙鴻（Auras）、尼吉康（Nippon Chemi-Con）、台達電（Delta）等台廠供應；(3) 3D DRAM 測試（testing）由京元電（KYEC）、欣興（Unimicron）、南亞電路（NAN YA PCB）等供應。後續觀察重點包含：三星、SK 海力士、美光的 3D DRAM 試產進度、HBM5 與 3D DRAM 的市場分工、以及台積電在 3D DRAM 整合封裝的角色。

綜合來看，DRAM 三巨頭於 FMS 2026 共同聚焦 3D 堆疊 DRAM 新架構，是 AI 推論時代記憶體技術的關鍵演進。後續觀察重點包含：(1) 三星 3D V-NAND-like DRAM 與 SK 海力士 16-Hi 3D DRAM 的試產進度；(2) 美光 PIM-DRAM 的 AI 推論應用驗證；(3) HBM4 與 3D DRAM 的市場分工（高階 AI 訓練 vs. AI 推論）；(4) 3D DRAM 對台灣封裝與散熱供應鏈的影響；(5) 2028-2030 年 3D DRAM 量產時程與市場規模。