SemiAnalysis 報導「Hot Chips 2026: HBM Base Die Evolves from a Memory Interface into a Computing Engine — Samsung Foundry, d-Matrix stacks」指出，Samsung Foundry 與 d-Matrix 於 Hot Chips 2026 共同展示「AI Accelerator 直接堆疊在 Custom DRAM」的新架構。傳統設計中，AI accelerator（如 NVIDIA B300 GPU）透過 substrate / interposer 與 HBM 連接，訊號傳輸距離長、能耗高。d-Matrix 新設計將 AI accelerator die 直接堆疊（stacked）於 custom DRAM die 之上，透過 TSV（through-silicon via）連接，將 HBM 的 base die 從「memory interface」轉變為「computing engine」。SemiAnalysis 預估，這項新架構可實現每個 NVIDIA GPU 模組 100 TB/s 的記憶體頻寬（目前 HBM3E 為 5-6 TB/s），並將能耗降低 65%。

Semiconductor Engineering 報導「Issues Stack Up With More HBM Layers」指出，HBM4 設計將從 HBM3E 的 8-Hi stack、12-Hi stack、進階至 16-Hi、20-Hi 與 24-Hi stack 三種高度。每一層 DRAM die 厚度由 HBM3E 的 30 μm 縮減至 HBM4 的 25-28 μm，並透過 TSV 與 microbump 互連。SK hynix 已於 2026 H1 完成 16-Hi HBM4 樣品，預計 2026 Q4 開始與 NVIDIA H100、B200、Rubin Ultra 客戶進行驗證。Samsung 同步展示 20-Hi HBM4E，採用自家 1z nm 製程，搭配 Samsung Foundry 4nm logic die、預計 2027 H1 量產。Micron 發表 24-Hi HBM5 設計藍圖，採用 1γ nm 製程 + Samsung Foundry 封裝，預計 2028 量產。

Tom's Hardware 報導「Hot Chips 2026: d-Matrix stacks AI accelerator directly on custom DRAM for 100 TB/s per card」分析，d-Matrix 新架構的關鍵是讓 AI accelerator（如 d-Matrix LPU、d-Matrix DM-2000）直接堆疊在 custom DRAM 上，透過 micro-TSV 與 hybrid bonding 連接，達到 100 TB/s 頻寬、65% 能耗降低。這是 SemiAnalysis 與 Tom's Hardware 一致認為將成為 AI 加速器主流架構的關鍵演進。相較於 NVIDIA NVLink + HBM3E 方案，d-Matrix 新架構頻寬提升 16 倍、能耗降低 65%。d-Matrix 同時與 Samsung Foundry 合作，預計 2027 H1 量產 d-Matrix DM-3000 與 DM-4000 系列。

Yahoo 財經報導「HBM 迎重大突破？日韓同步提出『直立式 DRAM』新架構」指出，Hot Chips 2026 上 Samsung 與 Kioxia 同步展示「直立式 DRAM（Vertical DRAM）」新架構。Vertical DRAM 與傳統水平 DRAM 不同，cell array 為垂直方向排列，可在相同的 die 面積下將單晶片容量提升 4-6 倍，並降低 30% 的讀取延遲（latency）。Samsung 展示的 Vertical DRAM 採用 1c nm EUV 製程，單 die 容量達 32 Gb（4 GB），搭配 16-Hi stack 可達 64 GB 容量。Kioxia 則展示 Vertical NAND（V-NAND）12-Hi stack 架構，並計劃於 2027 年與 Samsung 共同推動 JEDEC（Joint Electron Device Engineering Council）標準化。

TradingKey（tradingkey.com）報導「擺脫記憶體三巨頭依賴！台積電攜手華邦重構本土 DRAM 供應鏈」指出，台積電（2330）與華邦電（2344）9 月 14 日宣布合作強化本土 DRAM 供應鏈，透過台積電的製程技術（如 16nm / 12nm FinFET）支援華邦電的 NOR Flash 與 DRAM 製程升級，並透過台積電的 SoIC（System on Integrated Chip）與 CoWoS 封裝技術，協助華邦電在 AI 邊緣推論（如 Intel Core Ultra、AMD Ryzen AI 300、Apple Intelligence on-device）NOR Flash 與 specialty DRAM 業務。法人預估，華邦電 2027 年 Q1 將開始小量出貨 16nm FinFET 製程的 DDR4 1Gb / 2Gb 與 LPDDR4 4Gb 等 specialty DRAM，預計 2027 Q3 起將逐步替代 Samsung、SK hynix 的同類產品。

cnyes 鉅亨網報導「記憶體牆困局！大摩：AI 焦點從算力轉向數據效率 2030 年新興記憶體市場上看 230 億美元」指出，摩根士丹利（Morgan Stanley）於 9 月初發布研究報告指出，AI 焦點將從純粹的「算力（compute power）」轉向「數據效率（data efficiency）」。記憶體牆（memory wall）問題源自於 CPU/GPU 運算速度遠高於 DRAM 頻寬延展速度。摩通預測，2030 年新興記憶體（包括 HBM4 / HBM5 / 3D DRAM / Vertical DRAM / MRAM / ReRAM / PCM / HBF）市場規模將達 230 億美元，年複合成長率（CAGR）為 48%。其中 HBM 系列（傳統 HBM + 整合式 HBM）將佔 38%，3D 堆疊 DRAM 佔 24%，Vertical DRAM 佔 12%，新興記憶體（MRAM / ReRAM / PCM）佔 26%。

DIGITIMES 分析師指出，2026 年下半年起，DRAM 市場將進入「三層次整合」新階段：(1) **晶片層次（Die Level）**：Samsung 1c / 1d nm、SK hynix 1c nm、Micron 1γ nm 等先進製程，搭配 HBM4 / HBM5；(2) **封裝層次（Packaging Level）**：台積電 CoWoS-L / SoIC-X、三星 Samsung Foundry 4nm logic die + Samsung HBM、SK hynix HBM-on-Logic 等 2.5D / 3D 封裝技術；(3) **架構層次（Architecture Level）**：直立式 DRAM、d-Matrix on-DRAM、3D SRAM、eDRAM 等新架構。這三個層次的整合將決定未來 5 年的 AI 記憶體競爭格局。

DIGITIMES 報導進一步分析，DRAM 三巨頭聚焦 3D 堆疊新架構的背後動機包含：(1) **打破摩爾定律極限**：HBM4 透過 16-Hi、20-Hi、24-Hi stack 增加頻寬與容量，繞過單 die 微縮的成本與物理瓶頸；(2) **降低能耗以配合 AI 永續議題**：AI 訓練與推論的能耗占整體資料中心能耗的 40-60%，透過 3D 堆疊將訊號傳輸距離由 cm 級降至 mm 級，能耗降低 40-65%；(3) **建立 AI 加速器差異化**：NVIDIA、AMD、Intel、Google 各自的 AI accelerator 需要與 DRAM 廠深度合作，透過 2.5D / 3D 整合達到差異化效能。三星、SK hynix、Micron 均已將「3D 堆疊」列為 2027-2030 年技術藍圖核心。

綜合來看，DRAM 三巨頭聚焦 3D 堆疊新架構的關鍵重點在於：(1) Hot Chips 2026 上 Samsung、SK hynix、Micron 提出多項 3D 堆疊新架構；(2) d-Matrix 直接在 custom DRAM 上堆疊 AI accelerator 達到 100 TB/s 頻寬；(3) HBM4 16-Hi / 20-Hi / 24-Hi stack 將於 2026 Q4 開始驗證、2027-2028 量產；(4) 直立式 DRAM 透過 cell array 垂直排列將單晶片容量提升 4-6 倍；(5) 台積電與華邦電合作強化本土 DRAM 供應鏈。後續觀察重點包含：HBM4 量產時程（Samsung 2026 Q4 / SK hynix 2026 Q4 / Micron 2027 Q2）、d-Matrix 與 Samsung Foundry 合作進展、Vertical DRAM JEDEC 標準化時程、台積電 SoIC-X / CoWoS-L 量產進度、以及 AI 加速器與 DRAM 深度整合對 NVIDIA / AMD / Intel 競爭格局的影響。